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Verilog-HDL、VHDL ※1 ソースコードを解析してくれる「リエンジニアリングツール」
2018年7月一般公開および販売開始

HDL_Auto_SpecDraw (VHDL and Verilog-HDL re engineering tool) Home エィチディエル オート スペックドロウ

Verilog-HDL、VHDL ※1 ソースコードから解析します。
★こんなことで困っていませんか。

  • 過去の資産がソースコードでしか残っていない。設計仕様書が無い。整理されていない。
  • デバッグでの修正内容や機能変更が設計仕様書に反映されていない。ソースコードとの整合が無いようだ。
  • 設計者はもういない。誰もわからない。
  • 今更、膨大なソースコードを解析するには、高いスキルの人材と工数が必要だ。
  • ソースコードのコメントが少ない。機能が不明である。
  • モジュール間の繋がりが複雑である。信号線を追いづらい。
  • ソースコードを変更したいが、その影響がどこまで及ぶのか知りたい。
  • ソースコードを変更したが、関係の無いはずの箇所で動きがおかしくなった。

HDL Auto SpecDraw は、
同一プロジェクトの複数のソースファイルを読み込みます。
HDL_Auto_SpecDraw (VHDL and Verilog-HDL re engineering tool)


ソースコードを電子回路図風に表現し、信号線の接続を一目でわかるようにします。
HDL_Auto_SpecDraw (VHDL and Verilog-HDL re engineering tool)

  • 電子回路図のように表現することで、プロジェクト全体を視覚でとらえることができます。
  • 一つの信号線を強調し追うことができ、モジュールの繋がりを把握できます。
  • 回路図は移動やコメントを記載することができ、自分なりにまとめることができます。

まず、基本機能が実装できた段階でリリースします。
解析内容の深度の強化や機能の充実、動的解析の実装は、順次、対応を検討していきます。

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Download HDL_Auto_SpecDraw (VHDL and Verilog-HDL re engineering tool)

■販売価格 ¥97,200.(税込み:予定)

※ 1 現在は、Verilog-HDL のみ対応。今後、VHDLの対応を予定しています