Verilog HDL/VHDL RTLソースコードを瞬時にビジュアル化。
仕様不明・ドキュメント不在のプロジェクトを可視化することで解析作業を力強く支援します。
優秀な技術者に多大な時間を割かせていた解析工程の初期段階を大きく削減することができます。
ダウンロード後、実行ファイル(HDLSPEC*.exe)を実行して、インストールをしてください。
インストール後は試用版（無登録、無料）としてご利用いただけます。一部の機能に制限があります。
ご購入いただき、キーコードを入力することで、すべての機能をお使いいただけるようになります。
プロジェクトの構造を可視化
プロジェクトに含まれるソースコードのファイル群をまとめて読み込ませるだけで、階層構造を解析して表示。
モジュール間の関係性、信号の繋がり、インスタンス化されたモジュールの数や位置などを確認できます。
信号の繋がりをRTLソースコードから追う必要なし。
瞬時に階層構造を解析。
プロジェクトの構造を可視化
プロジェクトに含まれるソースコードのファイル群をまとめてツールに読み込ませるだけで、階層構造を解析して表示。
モジュール間の関係性、信号の繋がり、インスタンス化されたモジュールの数や位置などを確認できます。
不足しているソースコードのファイル名も指摘します。
信号の繋がりをRTLソースコードから追う必要なし。
瞬時に階層構造を解析。
ソースコードだけさえあれば可視化
解析したソースコードは、ブロック図として表示することができます。
信号の接続を目で追うことができるようになり、テキストのままの
ソースコードを追うより、解析効率が大幅に向上します。
ブロック図にはコメントを自由に配置することもでき、
可読性の高いドキュメントにしあげることも可能です。
RTLソースコードをブロック図で見ることができ、
煩雑な解析作業から開放。
ソースコードをブロック図として可視化
解析したソースコードは、ブロック図として表示することができます。
信号の接続を目で追うことができるようになり、テキストのままの
ソースコードを追うより、解析効率が大幅に向上します。
ブロック図にはコメントを自由に配置することもでき、
可読性の高いドキュメントにしあげることも可能です。
RTLソースコードをブロック図で見ることができ、
煩雑な解析作業から開放。
ステートマシンをダイヤグラムで表示
ステートマシンを記述しているalways節(Verilog) / process節(VHDL)では、
ステートマシンダイヤグラム（状態遷移図）を自動的に生成できます。
動作フローを容易に追うことが可能になります。
ステートマシンを図で表示。
ソースコードを読まなくても動作解析が可能。
ステートマシンをダイヤグラムで表示
ステートマシンを記述しているalways節(Verilog) / process節(VHDL)では、
ステートマシンダイヤグラム（状態遷移図）を自動的に生成できます。
動作フローを容易に追うことが可能になります。
ステートマシンを図で表示。
ソースコードを読まなくても動作解析が可能。
テキストで解析結果をレポート
解析結果はグラフィックで表現するだけでなく、
テキスト形式でレポートすることもできます。
階層構造だけではなく、信号の接続、モジュール内の
レジスタ数など、さまざまな情報をレポート可能。
報告書や仕様書などのドキュメント作成を支援します。
多様な情報をレポートすることが可能。
設計中の新しいRTLソースコードの
管理にも利用できます。
テキストで解析結果をレポート
解析結果はグラフィックで表現するだけでなく、
テキスト形式でレポートすることもできます。
階層構造だけではなく、信号の接続、モジュール内の
レジスタ数など、さまざまな情報をレポート可能。
報告書や仕様書などのドキュメント作成を支援します。
多様な情報をレポートすることが可能。
設計中の新しいRTLソースコードの
管理にも利用できます。
HDL Auto SpecDraw