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製品 概要

LSI、ASIC、GA、FPGA、CPLD、PAL・・・
・・・Verilog-HDL、VHDL ※1 ソースコードを解析する「リエンジニアリング ツール」

製品設計において、その設計思想や技法も含め資産として残すことは当然です。その資産を参照したり継承するといった場面が多々あります。信頼できる資産が*HDL プロジェクトのソースコードでしか存在しない場合、HDL Auto SpecDraw は、そのソースコードの内容を論理的に明らかにして追うことができます。
Strategy HDL_Auto_SpecDraw (VHDL and Verilog-HDL re engineering tool)

同一プロジェクト内の複数のソースファイルを読み込み、

1. 信号線のつなぎを電子回路図風に描画

2. サブモジュールを階層化で表現

3. 入出力端子の一覧を出力

4. 不足モジュールを明確化

5. 任意の信号線を強調表示

6. コメントの追加

これらにより、

  • 電子回路図のように表現することで、プロジェクト全体を視覚でとらえることができます。
  • 一つの信号線を強調し追うことができ、モジュールの繋がりを把握できます。
  • 回路図は移動やコメントを記載することができ、自分なりにまとめることができます。

HDL Auto SpecDraw は、貴方の解析作業を力強く支援します。

Purchase HDL_Auto_SpecDraw (VHDL and Verilog-HDL re engineering tool)
Download HDL_Auto_SpecDraw (VHDL and Verilog-HDL re engineering tool)

●販売価格 ¥97,200.(税込み)


※1 現在は、Verilog-HDL のみ対応 : VHDL は、今後対応予定